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CY28410-2
......................Document #: 38-07747 Rev *.* Page 10 of 16
FS_A, FS_B,FS_C
VTT_PW RGD#
PW RGD_VRM
VDD Clock Gen
Clock State
Clock Outputs
Clock VCO
0.2-0.3m S
Delay
State 0
State 2
State 3
Wait for
VTT_PW RGD#
Sam ple Sels
Off
On
State 1
Dev ice is not affected,
VTT_PW RGD# is ignored
Figure 5. VTT_PWRGD# Timing Diagram
VTT_PW R G D# = Low
Delay
> 0.25m S
S1
Power O ff
S0
V D D _A = 2.0V
Sam ple
Inputs straps
S2
Norm al
O peration
W ait for <1.8m s
Enable O utputs
S3
VTT_PW RG D # = toggle
VD D_A = off
Figure 6. Clock Generator Power-up/Run State Diagram
Absolute Maximum Conditions
Parameter
Description
Condition
Min.
Max.
Unit
VDD
Core Supply Voltage
–0.5
4.6
V
VDD_A
Analog Supply Voltage
–0.5
4.6
V
VIN
Input Voltage
Relative to VSS
–0.5
VDD + 0.5
VDC
TS
Temperature, Storage
Non-functional
–65
150
°C
TA
Temperature, Operating Ambient
Functional
0
70
°C
TJ
Temperature, Junction
Functional
–
150
°C
JC
Dissipation, Junction to Case
(Mil-Spec 883E Method 1012.1)
SSOP
39.56
°C/W
TSSOP
20.62
JA
Dissipation, Junction to Ambient
JEDEC (JESD 51)
SSOP
45.29
°C/W
TSSOP
62.26
ESDHBM
ESD Protection (Human Body Model)
MIL-STD-883, Method 3015
2000
–
V
UL-94
Flammability Rating
At 1/8 in.
V–0
MSL
Moisture Sensitivity Level
1
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